Logical design, physical design, perl, System verilog (UVM)
Ingeniero Asic Interview Questions
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Explain ASIC Design Flow
Using 3 registers and two two-bit full adders, how to count to 9 given that one clock cycle is only enough the delay of a full adder.
Write the equation for set-up time for the circuit described. Give the hold equation for the same
Design a state machine for sequence detection.
What is Setup and hold time
gate level, digital circuit like counter, power problems
Moderate, no unexpected questions asked.
What will gm change if we enlarge the W/L of a transistor by 2. Compare the gm of a BJT and MOS device. Slew rate problem
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